IEEE-1364-2005 sv-tests repo based test suite for Verilog->RTLIL->Net translator

Необходимо разработать тестовый набор для транслятора Verilog->RTLIL->Net.

Входными данных для тестов являются Verilog-описания из бенчмарка sv-tests, точнее, та его часть, что относится к стандарту 2005 года (ieee-1364-2005). Необходимо использовать только примеры, описанные на синтезируемом подмножестве языка Verilog.

В тестах необходимо реализовать следующую процедуру:

1. запуск транслятора на входном описании;
2. проверка свойств представления, которые сохраняются при переходе от RTLIL к Net.

В частности, необходимо проверять соответствие между PI и PO RTLIL- и Net-представлений, состав и количество триггеров/ячеек. Для определения набора свойств проконсультироваться у А. Ушакова.