Реализация метода проверки эквивалентности последовательностных схем (Мищенко-2008)

Необходимо реализовать компонент (чекер) проверки эквивалентности (Logic Equivalence Checking, LEC) последовательностных (sequential) схем, основанный на алгоритме, описанном в статье A. Mishchenko, M. Case, R. Brayton and S. Jang, "Scalable and scalably-verifiable sequential synthesis," 2008 IEEE/ACM International Conference on Computer-Aided Design, San Jose, CA, USA, 2008, pp. 234-241, DOI: 10.1109/ICCAD.2008.4681580.. Файл статьи прилагается.

Компонент должен наследоваться от базового класса чекеров (BaseChecker). Компонент должен быть протестирован на синтетических примерах sequential-схем, а также RTL-моделях, представленных в проекте. Опция выбора используемого чекера (--lec) должна иметь значение, соответствующее разрабатываемому чекеру.